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MT48LC16M16A2P-75IT 概述如下：


256MB的SDRAM是高速CMOS ，包含动态随机存取存储器268435456位。它在内部配置为


四银行DRAM与同步接口（所有信号记录在时钟信号CLK的上升沿） 。每在X4的67,108,


864位银行组织为8,192行通过2048列由4位。每在X8的67,108,864位银行的组织为8,


192行通过1024列由8位。每一个X16的67,108,864位银行的组织为8,192行512列16位。


读取和写入访问到SDRAM是突发式;存取开始以选定位置和持续的地点在编程设定的号


码序列。访问开始以积极的命令的登记，然后将其其次是读或写命令。地址位注册暗


合了用于选择银行和行激活命令到被访问（ BA0 ， BA1选择银行; A0 - A12选择行） 。


注册暗合了读取的地址位或写命令被用来选择突发存取的起始列的位置。SDRAM中提


供可编程的读或写脉冲串长度（BL）的1 ，2，4 ，或8个的位置，或在整页，用一个


脉冲串终止的选择。自动预充电功能可被使能，以提供一个自定时行预充电时的末被


启动，它将爆序列。该256Mb的SDRAM采用内部流水线结构来实现高速操作化。此架构


是与预取的架构中的2n规则兼容，但它也允许列地址可以在每个时钟周期改变，实现


了高速，完全随机访问。预充电一家银行，而访问其他三个银行之一将隐藏预充电的


周期，并提供无缝，高速，随机存取操作。该256Mb的SDRAM的设计在3.3V的存储器系


统进行操作。自动刷新模式设置，以及一个省电，掉电模式。所有输入和输出是LVTTL


兼容。SDRAM芯片提供了实质性的进步， DRAM的经营业绩，包括能够同步地以高的数


据速率自动列地址的突发数据一代，有能力内部银行之间的交错隐藏预充电时间，并

能力的突发期间，随意改变在每个时钟周期的列地址访问。

MT48LC16M16A2P-75IT 产品参数图如下：

MT48LC16M16A2P-75IT 产品图如下；