折叠式共源共栅CMOS运算放大器的设计与优化

　　本文将设计一种折叠式共源-共栅结构的CMOS运算放大器。折叠式共源共栅电路不仅能提高增益，增加电源电压噪声抑制能力，而且在输出端允许自补偿。相比套筒式结构，折叠式共源-共栅电路可以增大电路的输出摆幅，并且使得电路更适合做单位增益缓冲器。本次设计中，我们通过对比套筒式、折叠式等几种运放结构与性质，首先确立了电路的基本结构，即折叠式共源共栅的放大器结构，通过两级运算放大器的级联实现了运算放大器的基本功能以及参数目标。

　　随着集成电路技术的不断发展，高性能运算放大器得到广泛应用，成为模拟集成电路和混合信号集成电路设计的核心单元电路。集成运算放大器，简称运放，它在模拟运算、信号处理、D/A和A/D转换器以及有源滤波等很多方面得到广泛应用，被人们称为“万能的集成电路”。之后，利用Tanner EDA工具，在一系列仿真与模拟中，根据电路性能与模拟结果，参考直流增益、交流增益、噪声、共模抑制比等曲线和结果，对管子的宽长比等设计参数进行了进一步反复调整，使得最终的共源共栅放大器电路参数更合理，更优化。